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數(shù)字系統(tǒng)設(shè)計綜合實驗報告
實驗1 加法器設(shè)計
1） 實驗?zāi)康?/p>
（1） 復(fù)習(xí)加法器的分類及工作原理。
�。�2） 掌握用圖形法設(shè)計半加器的方法。
�。�3） 掌握用元件例化法設(shè)計全加器的方法。
�。�4） 掌握用元件例化法設(shè)計多位加法器的方法。
�。�5） 掌握用Verilog HDL語言設(shè)計多位加法器的方法。
（6） 學(xué)習(xí)運用波形仿真驗證程序的正確性。
�。�7） 學(xué)習(xí)定時分析工具的使用方法。
2） 實驗原理
加法器是能夠?qū)崿F(xiàn)二進制加法運算的電路，是構(gòu)成計算機中算術(shù)運算電路的基本單元。目前，在數(shù)字計算機中，無論加、減、乘、除法運算，都是化為若干步加法運算來完成的。加法器可分為1位加法器和多位加法器兩大類。1位加法器有可分為半加器和全加器兩種，多位加法器可分為串行進位加法器和超前進位加法器兩種。
（1）半加器
如果不考慮來自低位的進位而將兩個1位二進制數(shù)相加，稱半加。實現(xiàn)半加運算的電路則稱為半加器。若設(shè)A和B是兩個1位的加數(shù)，S是兩者相加的和，C是向高位的進位。則由二進制加法運算規(guī)則可以得到。
�。�2）全加器
在將兩個1位二進制數(shù)相加時，除了最低位以外，每一位都應(yīng)該考慮來自低位的進位，即將兩個對應(yīng)位的加數(shù)和來自低位的進位三個數(shù)相加，這種運算稱全加。實現(xiàn)全加運算的電路則稱為全加器。
若設(shè)A、B、CI分別是兩個1位的加數(shù)、來自低位的進位，S是相加
的和，C是向高位的進位。則由二進制加法運算規(guī)則可以得到：
3）
�。�1）
（2）
�。�3） 實驗內(nèi)容及步驟 用圖形法設(shè)計半加器，仿真設(shè)計結(jié)果。 用原件例化的方法設(shè)計全加器，仿真設(shè)計結(jié)果 用原件例化的方法設(shè)計一個4為二進制加法器，仿真設(shè)計結(jié)果，
進行定時分析。
�。�4） 用Verilog HDL語言設(shè)計一個4為二進制加法器，仿真設(shè)計結(jié)
果，進行定時分析。
�。�5） 分別下載用上述兩種方法設(shè)計4為加法器，并進行在線測試。
4)設(shè)計
1）用圖形法設(shè)計的半加器，如下圖1所示，由其生成的符號如圖2
所示。
2）用元件例化的方法設(shè)計的全加器如圖3所示，由其生成的符號如圖4所示。
圖三：
圖四：
5）全加器時序仿真波形如圖下圖所示
6）心得體會：
第一次做數(shù)字系統(tǒng)設(shè)計實驗，老師給我們講了用圖形法設(shè)計的全過程。在這次過程中，我進一步加強對理論知識的學(xué)習(xí)，將理論與實踐結(jié)合起來。實驗過程中遇到了一個小問題是生成半加器符號，后來發(fā)現(xiàn)缺了File/Create Default這一步。通過這一次的失誤，我明白了做事要認(rèn)真！最后將實驗做出來了，體味了成功的喜悅！通過這次實驗我復(fù)習(xí)了加法器的分類及工作原理，
并掌握了用圖形法設(shè)計半加器的方法，掌握了用元件例化法設(shè)計全加器的方法，掌握了用元件例化法設(shè)計多位加法器的方法，掌握了用Verilog HDL語言設(shè)計多位加法器的方法，學(xué)習(xí)了運用波形仿真驗證程序的正確性，學(xué)習(xí)定時分析工具的使用方法。
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