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項目教學法在VHDL語言與數(shù)字電路設(shè)計課中的應(yīng)用論文
【摘 要】本文介紹了高職院校項目式教學改革的重要性，分析了VHDL語言課程實行項目教學的可行性，介紹了VHDL語言項目教學中項目設(shè)計的原則和方法，并詳細說明了項目教學過程。
【關(guān)鍵詞】職業(yè)教育 教學改革 項目教學法 VHDL語言
項目教學法是一種切合職業(yè)教育特點，采用項目式組織形式實施課程教學的方法。項目教學法把理論與實踐教學有機地結(jié)合起來，鼓勵學生通過實踐活動獲得知識，激發(fā)學生的學習動機，發(fā)掘?qū)W生的創(chuàng)造潛能，因而得到很多高等職業(yè)院校教師和學生的青睞，逐步成為高等職業(yè)教育教學改革的發(fā)展方向。本文主要介紹項目教學法在VHDL語言與數(shù)字電路設(shè)計課中的應(yīng)用。
一、實施項目式教學法的歷史背景和原因
當前，隨著生產(chǎn)力的發(fā)展和技術(shù)的提高，用人單位對高素質(zhì)技能人才的要求也越來越高。然而，在實際教學過程中，高職學生普遍都存在文化基礎(chǔ)差，學習自覺性不夠或不會尋找較好的學習方法，上課注意力不夠集中易開小差，學習被動，尤其對理工科課程的邏輯推理很難適應(yīng)和接受。另一方面，高職院校的教師自身面臨理論與實際結(jié)合不夠緊密，教學和科研水平不高等方面的缺陷，因此，如何改進教學方法，提高教學質(zhì)量，提高學生的職業(yè)技能，是我們處在教學第一線的老師所必須面對的問題。
VHDL語言與數(shù)字電路設(shè)計課程是一門理論性和實踐性很強的課程，既要求學生有扎實的數(shù)字電路功底，又要求有較強的高級程序語言能力，還必須有一定的芯片設(shè)計的知識。在傳統(tǒng)的教學方法中，一般先介紹VHDL語言與數(shù)字電路設(shè)計的基礎(chǔ)理論，然后進行實踐教學。這種教學方法，由于學生缺少對真實職業(yè)情境的體驗以及必要的經(jīng)驗基礎(chǔ)而無法提起興趣。因此高職生在學習這些課程時普通反映比較“難懂”，而擔任該課程的老師也反映“難教”。如果在VHDL語言與數(shù)字電路設(shè)計課程引入項目教學法，從完成職業(yè)任務(wù)的需要出發(fā)，以提高學生職業(yè)技能為目標，通過“先做后學”，“在做中學”，這樣可以大大激發(fā)學生的學習動機，從而大大提高教學質(zhì)量。
二、VHDL項目式教學改革的可行性
對一門課程引入項目教學方法，是需要具備一定條件的，并不是所有的課程都非常適合項目式教學。項目教學法首先是要能將整個課程劃分為若干個項目。VHDL語言的數(shù)字電路設(shè)計課的內(nèi)容主要有邏輯電路設(shè)計、程序編寫、編譯仿真、芯片引腳鎖定和下載等，完全能將這些知識點按照從簡單到復(fù)雜，從單一到綜合的原則融入教學的能力目標中，用項目的方式組織起來進行教學。其次，工科的課程的項目式教學還需要一定的教學儀器和場所等條件，就VHDL語言課程來說，必須有專門的電腦機房和多媒體教室，還要有FPGA/CPLD實驗開發(fā)平臺，教師完全可以在帶有實驗開發(fā)系統(tǒng)的機房現(xiàn)場講解、演示并讓學生動手操作。因此，有了這些具備項目教學的基本實驗條件，實施項目式教學應(yīng)該是完全可行的。
三、VHDL語言課程項目式教學的項目設(shè)計原則和方法
項目教學法中的項目，不同于實際生產(chǎn)和商業(yè)服務(wù)中的工程項目，而是指以生產(chǎn)一種具體的、具有實際應(yīng)用價值的產(chǎn)品或服務(wù)為目的的任務(wù)。這個任務(wù)必須有一定的應(yīng)用價值，用于學習特定的教學內(nèi)容，能將教學的理論知識和實踐技能結(jié)合在一起，學生有獨立動手實踐的機會，并且還必須有一定的難度。完成這個任務(wù)不是已有知識和技能的運用,而是學生利用已有知識在一定范圍內(nèi)學習新的知識和技能,解決過去從未遇到過的實際問題。因此進行項目設(shè)計需要把握幾個原則。
1.循序漸進的原則
項目設(shè)計遵循的第一點是循序漸進過程。這一過程很重要，因為學生在學習過程中是需要成功來激勵的。比如，下面的一段程序：
Library ieee;
Use ieee.Std_logic_1164.all;
Entity nand2 is
Port(a,b:in bit;Y:Out bit);
Architecture nand2_1 of nand2 is
Y<= a nand b;
End nand2_1;
上面的程序是一個簡單的與非門電路的源程序。在學習前，很多同學特別是一些英語基礎(chǔ)較差的同學對“Entity”、“Architecture”等單詞覺得難“懂”。因此在教學過程中，要根據(jù)學生學習基礎(chǔ)較差的狀況，簡單而通俗易懂的介紹與非門電路設(shè)計的完整過程，包括Quartus編程軟件的基本使用、程序的編寫、編譯、引腳的鎖定、程序的下載等，特別讓學生在課堂上動手實踐。對“Entity（實體）”、“Architecture（構(gòu)造體）”，只要先告訴這些只是VHDL語言必須包含的兩個基本單元，而“Library ieee”只是VHDL語言中中一些庫的集合，類似于UNIX和DOS中的目錄，至于“Use ieee.Std_logic_1164.all”則是VHDL語言的包集合，其作用跟C語言中的“Include”相同。學生剛學的時候沒有必要詳細了解它的確切的含義、具體內(nèi)容或者適用的范圍，只要了解這個與門電路的源程序中，主要的設(shè)計就是使用了“Nand”這個“與非”邏輯運算符進行了運算而已。通過這樣的講解學生就不會對“Entity”、“Architecture”等長度較長，且在日常交流中應(yīng)用比較少單詞覺得“發(fā)秫”，就會覺得VHDL語言容易“上手”。
2.由單一到綜合的原則
項目設(shè)計遵循的第二點就是由單一到綜合。訓練應(yīng)從單項訓練開始，然后再過渡到綜合訓練。數(shù)字時鐘的設(shè)計，可以先從簡單的10進制開始逐漸過渡到60進制，然后再增加清零、調(diào)節(jié)小時、分鐘以及整點報時（甚至音樂報時）以及鬧鐘等一系列功能，這樣可以大地提高學生的動手能力，實操性很強，學生開始進入狀態(tài)。
3.知識與技能的結(jié)合原則
項目設(shè)計遵循的第三點是將基本知識與設(shè)計技能有機結(jié)合。在教學的不同階段，完成不同基礎(chǔ)知識與VHDL程序設(shè)計方法的項目教學。如在介紹VHDL最基本知識的項目中，可借助學生過去學過的數(shù)字電路知識，使用電路原理圖的方法程序設(shè)計。如下圖所示：
在掌握了VHDL基本知識后，比如VHDL語言程序的基本結(jié)構(gòu)（Entity、Architecture、Configuration等）和VHDL語言的描述方式時，項目就可以用RTL、行為描述等方式來設(shè)計。
根據(jù)項目設(shè)計的原則，因此選擇數(shù)字時鐘、交通燈的控制這些人們熟悉且隨處可見對象作為項目教學的主要內(nèi)容，是十分適合的。表1列出了VHDL語言項目式教學的部分項目：
四、VHDL語言項目課程組織過程和教學過程
在項目教學法中,項目的選取是關(guān)鍵。教學的整個過程和所有的內(nèi)容都要以項目來貫徹,項目確定后,整個教學過程也就確定下來。在項目實施中,學習過程成為一個人人參與的帶有創(chuàng)造性的實踐活動,它注重的不是最終的結(jié)果,而是完成項目的過程,這就要求盡可能地確立優(yōu)秀實用的項目。
VHDL語言在傳統(tǒng)的教學過程中，一般來說，是要先利用一次課的時間介紹VHDL語言的基本知識，再在課堂上介紹VHDL語言進行數(shù)字邏輯電路設(shè)計的方法，但不會讓學習動手實踐，因為傳統(tǒng)的教學觀念認為，剛接觸這個課程的學生還不掌握VHDL基礎(chǔ)知識，根本不具備編寫程序進行數(shù)字電路設(shè)計的理論基礎(chǔ)和能力。接下來，就會花大量的課時介紹VHDL語言程序的基本結(jié)構(gòu)、數(shù)據(jù)類型、運算操作符、語言的描述方式、主要描述語句等，再介紹VHDL的編程語言（如Quartus）的使用方法，這樣經(jīng)過漫長的理論介紹，最后才進行一些實驗。在這個教學過程中理論和實踐的教學完全是割裂的，而且教師處于主體地位，完全是教師教，學生聽的方式。這種方法，對激發(fā)學生的學習興趣，提高學生的技能，甚至對學生知識點的掌握方面效果都不會太好。因此，VHDL語言課中采用項目式教學方法，將完全不同于上面的教學方法。
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